Laporan Akhir Percobaan 1

 

Laporan Akhir Percobaan 1

Laporan Akhir - Percobaan 1 - Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

    1. Jurnal
    2. Alat dan Bahan
    3. Rangkaian Simulasi
    4. Prinsip Kerja Rangkaian

    5. Video

    6. Analisa

    7. Download

1. Jurnal  [Kembali]    

2. Alat dan Bahan [Kembali]

A.  Panel DL2203D

B.  Panel DL2203S

C. Panael DL2203C

Module D'Lorenzo

Jumper

e.  IC 74LS112A (JK filp flop)

f. Switch (SW-SPDT)

Gambar 7. Switch

g. Power Supply

h. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

         

                        

4. Prinsip Kerja Rangkaian 

Pada Rangkaian  percobaan 1 ini menggunakan JK flip flop dengan Set dan Reset, dan D flip flop dengan Set dan Reset. Untuk inputnya adalah switch dengan 7 saklar yang diberi nama B0 – B6 yang dihubungkan dengan VCC untuk logika 1 dan dihubungkan ke ground untuk logika 0. B0 dihubungkan ke R di kedua flip flop, B1 dihubungkan dengan S pada flip flop. B2 dihubungkan dengan J pada JK flip flop. B3 dihubungkan pada CLK pada JK flip flop. lalu B4 dihubungkan dengan K pada JK flip flop. B5 dihubungkan dengan D pada D flip flop. B6 dihubungkan dengan CLK pada D flip flop. JK flip flop memiliki 2 output yaitu Q dan Q’, begitu juga dengan D flip flop. Setiap output dihubungkan dengan logic probe sebagai penanda adanya keluaran dari masing masing flip flop.

Pada rangkaian percobaan variasi 1 dengan kondisi B0(R) = 0, B1(S) = 1, B2(J)=don't care, B3(CLK JK)=don't care, B4(K)=don't care, B5(D)=don't care, dan B6(CLK D)=don't care didapat output pada JK flip-flop Q = 0 dan Q' = 1 dan D flip-flop Q = 0 dan Q' = 1. Hal ini disebabkan karena S dan R adalah aktif low, yang mana akan aktiv saat berlogika 0. Sehingga flip-flop akan dalam keadaan Reset, sehingga ouputnya akan berlogika 0 dan komplemennya berlogika 1 untuk kedua flip-flop.

Pada rangkaian percobaan variasi 2 hampir sama dengan variasi 2 yang membedakan adalah BI(S) diganti menjadi  logika 0 dan B0(R) diganti menjadi logika 1, maka output dihasilkan pada JK flip flop  Q = 1 dan Q' = 0 dan D flip-flop Q = 1 dan Q' = 0 hal ini dikarenakan  S dan R adalah aktif low, yang mana akan aktiv saat berlogika 0. Sehingga flip-flop akan dalam keadaan set sehingga outputnya berlogika 1 dan komplemennya berlogika 0.

5. Video Rangkaian 

        

        

6. Analisa 

 

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

= Yang terjadi pada rangkaian jika B0 dan B1 digantu ke 0 logikanya, maka akan terjadi kondisi terlarang yaitu hasil outputnya 1

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

= Yang trejadi pada rangkaian jika B3 diputuskan, maka outputnya tidak berubah dan akan tetap 

3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!

•    Kodisi toggle dimana keadaan flip flop berubah secara otomatis dengan setiap pulsa clock yang masuk tanpa melibatkan input lainnya
• Kondisi not change dimana keadaan(state) flip flop tetap tidak berubah atau tetap konstan dengan setiap siklus clock yang masuk, tanpa memperhatikan input lainnya.
• Kondisi terlarang dimana keadaan flip flop tidak valid atau tidak disizinkan

7. Link Download

1. HTML

2. Rangkaian

3. Video 1